Stage Ingénieur IA pour l'intégration de blocs RTL (ASIC/FPGA)

À propos du poste

Le département Digital HW/SoC de l’unité Secure Connected Edge, basé à Valbonne, recherche un stagiaire de fin d'études pour 6 mois. Vous contribuerez au développement de méthodologies d'intégration de blocs RTL basées sur l'Intelligence Artificielle.

Missions principales

• Analyser les problématiques d'intégration RTL dans les environnements ASIC et FPGA et identifier les points de friction.
• Développer des mécanismes d'analyse IA pour détecter paramètres, interfaces standard, problèmes de polarité et erreurs d'intégration classiques.
• Concevoir un prototype d'outil d'assistance à l'intégration (script, interface graphique ou plugin) et l'intégrer dans le flux de conception existant.
• Valider la solution sur un jeu représentatif d'IP, mesurer les gains en temps et qualité, et formaliser les recommandations.

Profil recherché

• Étudiant(e) en dernière année d'école d'ingénieur ou Master 2 en microélectronique, électronique numérique, conception de circuits intégrés, systèmes embarqués ou génie informatique.
• Bonne maîtrise du français et d'un niveau d'anglais suffisant pour travailler dans un contexte international.

Compétences requises

• Conception numérique RTL : Verilog, SystemVerilog ou VHDL.
• Développement logiciel et scripting, idéalement Python ou Perl, sous environnement Linux.
• Connaissances des protocoles matériels (AXI, APB, AHB) et des outils de simulation ou de synthèse ASIC/FPGA sont un plus.
• Intérêt pour l'application de l'Intelligence Artificielle à l'ingénierie.